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当前位置：服务支持 >  软件文章 >  virtuoso tran仿真信号源设置不合理导致不收敛的原因与调整方法

virtuoso tran仿真信号源设置不合理导致不收敛的原因与调整方法

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最近在cadence virtuoso中tran仿真时发现，老是遇到不收敛的问题。

就是如果你在仿真电路时，信号源or电源信号如果用vdc去给电，那么当电路比较复杂的时候，就容易出现仿真不收敛的情况。

解决办法：

就是用类似vpluse或者vpwl这种，变化的激励源去设置就可以。如下图

参考链接：

https://bbs.eetop.cn/thread-113880-1-1.html


免责声明：本文系网络转载或改编，未找到原创作者，版权归原作者所有。如涉及版权，请联系删

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