Cadence ADE不收敛问题的解决方案

目的：使用cadence ADE仿真遇到不收敛解决方案—针对dc和tran仿真。

1. 解决dc仿真不收敛的四种方法
   第一：电路原理图中出现悬空状态，导致不收敛，解决方案是：找到出现悬空的地方，给此处加初始状态，加初态的方法如下：
   
      “Simulation”→Convergence Aids→Select Initial Set→在schematic中选择所加的初态电压→选择加初值即可
   
2. 
3. 

第二：使用tran仿真直接跳过去dc初态，如下：

第三：ADE仿真中选择“Spectre”

第四：修改gmin和gmindc的精度

  Simulation→Options→Analog...→Algorithm→gmin和gmindc，可以将精度稍微改大些，如1e-15。

1. 解决tran 不收敛的两种方法

第一：给cmin加1fF电容

第二：修改reltol和vabstol和iabstol的精度

Simulation→Options→Analog...→Main

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