模拟IC Cadence Calibre版图基本操作第一期：图层管理与绘制入门

PMOS在N阱

20:38 layout实操

connectivity→generate→all from source

instance 器件 √

IO Pins 端口 √

PR boundary 边界 可产生可不产生（如果电路大最后重新画整体的）

Pin口要在metal 1层

up主为smic工艺，M1代表金属一；如果是tsmc/华虹/上华可能不一样，可以看设计规则或者调出MOS管确定。

XL好处：电路图和版图对应，且有提示

如果生成的没有B端口，选中器件按Q，bodytie type: detached（可以选放在哪端）(不要B是None，可以自己画)

26:48 层级

AV：all view

NV：none view（除了选中层都不看）（便于连线）

GT：gate端

28:13 连线

对齐：按a，选择要对齐的两边

相连：画gate（用GT画在一起）/连gate（选中GT按p代表pass，单击下拉结束双击然后esc）

up主拉远了一点，防止DRC报距离太近错误

连out：M1相连（按p）,拉出输出

连B：up主调出了B端PMOS放上端，NMOS放下端，但是这样很占面积，所以一般是先不调出来最后画。用AA(有源区)

DWN：N阱

SN/P：N/P注入

CT：通孔（调入MOS后发现通孔是画好的不，所以需要自己画）

TOW、NON、DOD、VSIA：不用管，不同工艺库可能有差别，不是重要的层级

自己画B端：（先选中一个层级作为附着层，此处选AA有源层）（调出MOS的B按k测量宽度up为0.6）creat→multipart path→按Fn+F3

基准是有源区，点subpart加其他层

最后别忘apply，然后ok，最后一定要save（.il文件：设置path文件），最后ok。

然后hide，单击任何位置就可以画了，双击结束。

还没教如何打通孔，下一期。

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