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器件无法移动
unfix–>点击想要处理的symbol
删除dangling线
route–>Gloss–>parameters -->弹出选项窗口点 line smoothing–>ok
取消走线记忆功能
Setup–>User Preferences–>Route–>Connect，勾选acon_on_width_override_retian
Allegro颜色设定，保存，调入和显示
区域规则设置
Setup–>Constraints… ，设置区域规则。
点击Add，就可以在BOARD GEOMETRY–CONSTRAINT_AREA层画一块区域。然后点击Add下面的Attach property, shapes…，再点击刚刚画好的那块区域，就会跳出Edit Property的窗口，接下来就可以按照你的需要去设置NET_PHYSICAL_TYPE或者是NET_SPACING_TYPE 添加其value，点击OK。
Allegro中定义自己的快捷键
1）在allegro下面的空白框内，紧接着command>提示符，打入alias X add connect（命令）。
2）或者在Cadence 安装目录/share/pcb/text里有个env文件，用写字板打开，找到Alias定义的部分，进行手动修改既可。
生成并导入常用的参数设置文件
首先，设置好自己习惯的color，design，parameter和artwork等选项卡
File --> Export --> Parameters 将所有设置导出，保存为 .prm 文件。
下次设计时File --> Import --> Parameters 的操作将保存的 .prm 文件导入。
模块复用
Placement edit模式下 ，选中需要的元件，点击 place replicate create， 右键 done , 再选择参考点，可生成 .mdd 文件。
通过 show element之report档产生一个list file.
固定Report窗口以便显示多个Report 窗口
中间键之放大缩小的设定
Show element时不显示manhattan etch length
建圆形钻孔：
（1）、parameter：没有电器属性（non-plated）
（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点。
Allegro建立电路板板框
步骤：
1、设置绘图区参数，包括单位，大小。
2、定义outline区域
3、定义route keepin区域（可使用Z-copy操作）
4、定义package keepin区域
5、添加定位孔
Allegro定义层叠结构
对于最简单的四层板，只需要添加电源层和底层，步骤如下：
1、Setup –> cross-section
2、添加层，电源层和地层都要设置为 plane ，同时还要在电气层之间加入电介质，一般为FR-4
3、指定电源层和地层都为负片（negtive）
4、设置完成可以再Visibility看到多出了两层：GND和POWER
5、铺铜（可以放到布局后再做）
6、z-copy –> find面板选shape（因为铺铜是shape） –> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜
7、相同的方法完成POWER层覆铜
Allegro生成网表
1、重新生成索引编号：tools –> annotate
2、DRC检查：tools –> Design Rules Check，查看 session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log 内容。
Allegro导入网表
1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）
2、选择网表路径，在allegro文件夹。
3、点击Import Cadence导入网表。
4、导入网表后可以再place –> manully –> placement list选 components by refdes查看导入的元件。
5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置元件采用的是非电气栅格点。
6、设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量
Allegro手工摆放元件
1、place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters进行筛选。另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide），并且右键 –> show就可以显示了。
2、如何镜像摆放到底层?
方法一：先在option选 mirror ，在选器件
方法二：先选器件，然后右键 –> mirror
方法三：setup –> drawing option –> 选中mirror，就可进行全局设置
方法四：对于已摆放的零件，Edit –> mirror在find面板选中symbol，再选元件
这样放好元件后就会自动在底层。
3、如何进行旋转?
方法一：对于已经摆放的元件，Edit –> move 点击元件，然后右键 –> rotate就可以旋转
方法二：摆放的时候进行旋转，在option面板选择rotate
Allegro快速摆放元件
1、开素摆放
2、如何关闭和打开飞线?
关闭飞线：Display –> Blank Rats –> All 关闭所有飞线
打开飞线：Display –> Show Rats –> All 打开所有飞线
3、快速找器件：Find面板 –> Find By Name –> 输入名字
Allegro布局基本知识
1、摆放的方法：Edit –> move或mirror或rotate
2、关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容。
3、各层颜色设置：top –> 粉色；bottom –> 蓝色；
约束规则的设置概要
1、约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等
2、主要用spacing rule set 和 physical rule set
约束规则设置具体方法
1、在进行设置时，注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络，都是按照这个规则来的。
2、一般设置规则：pin to pin为6mil，其他为8mil。
3、Phsical Rule中设置最大线宽，最小线宽，颈状线（neck），差分对设置（这里设置的优先级比较低，可以不管，等以后专门对差分对进行设置），T型连接的位置，指定过孔
4、添加一个线宽约束：先添加一个Constrain Set Name，在以具体网络相对应。
区域规则设置
1、设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些。
2、setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框，调出edit property –> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定
创建总线
1、打开约束管理器（electronical constraint spreadsheet）
2、显示指定网络飞线：Display –> show rats –> net 然后在约束管理器中选择要显示的网络
3、如果要设置等长线，但是在线上有端接电阻，那么需要进行设置（x net），使得计算的时候跨过端接电阻。这就需要为每一个端接电阻设置仿真 模型 库，设置完成以后，就可以在约束管理器中的看到网络变为了x net
4、添加信号仿真模型库：Analyze –> SI/EMI Sim –> Library 添加模型库 –> Add existing library –> local library path
5、对每个新建添加模型：Analyze –> SI/EMI Sim –> Model 会显示出工程中的器件，然后为每个器件添加仿真模型。对于系统库里面的元件有自己的模型库，可以利用 Auto Setup自动完成。对于系统库里面没有的模型，选择find model
6、在约束管理器中，点击object –> 右键，即可利用filter选择需要选择的网络，可以选择差分对，x net等。
7、创建总线：在约束管理器中，选择net –> routing –> wiring 然后选择需要创建为总线的网络 –> 右键，create –> bus
线长约束规则设置
1、对线长的要求，实际就是设置延时，可以按照长度来设置，也可以按照延时来设置
2、打开约束管理器 –> Electronic constraint set –> All constraint –> User – defined 选择在设置拓扑结构时设置好的网络 –> 右键选择SigXplore –> 在pro delay里选择。也就是说如果要想设置线长约束，需要先定义一个拓扑结构，然后再指定这个拓扑结构的网络约束。
相对延迟约束规则设置（即等长设置）
1、在设置相对延迟约束之前也需要先建立拓扑约束
2、在拓扑约束对话框 –> set constraint –> Rel Prop Delay 设定一个新规则的名称 –> 指定网络起点和终点 –> 选择local（对于T型网络的两个分支选择此选项）和global（对于总线型信号）
布线准备
1、设置颜色：Display –> color/visibility 其中group主要设置：stack-up，geometry，component，area
2、高亮设置：Display –> color/visibility –> display选项：temporary highlight和permanent highlight 然后再在display –> highlight选择网络就可以高亮了。但是此时高亮的时候是虚线，可能看不清，可以在setup –> user preferences –> display –> display_nohilitefont 打开此选项 也可以设置display_drcfill，将DRC显示也表示为实现，容易看到。另外DRC标志大小的设置在setup –> drawing option –> display –> DRC marker size
3、布局的时候设置的栅格点要打一些，在布线的时候，栅格点要小一些
4、执行每一个命令的时候，注意控制面板的选项，包括option，find，visibility
5、不同颜色高亮不同的网络：display highlight –> find面板选择net –> option面板选择颜色，然后再去点击网络。
差分布线
1、差分线走线：route –> conect然后选择差分对中的一个引脚，如果已经定义了差分对，就会自动进行差分对布线。
2、如果在差分布线时想变为单端走线，可以点击右键：single trace mode
蛇形走线
1、群组走线：route –> 选择需要布线的飞线这样就可以多根线一起走线了 –> 但快到走线的目的焊盘时，右键 –> finish 可以自动完成 –> 再利用slide进行修线
2、常用的修线命令：
（1）、edit –> delete 然后再find中可以选择Cline（删除整跟线）、vias、Cline Segs（只删除其中的一段）
（2）、route –> slide 移动走线
（3）、route –> spread between voids 并在控制面板的options栏输入void clearance即可进行自动避让。
铺铜
1、建议初学者内电层用正片，因为这样就不用考虑flash焊盘，这时候所有的过孔和通孔该连内电层的就连到内电层，不该连的就不连。而如果用负片，那么如果做焊盘的时候如果没有做flash焊盘，那么板子就废了。
2、在外层铺铜：shape –> rectangular 然后再option中进行设置
（1）、动态铜（dynamic copper）
（2）、制定铜皮要连接的网络
3、铺铜后如何编辑边界：shape –> edit boundary 就可以对铜皮就行修改边界
4、如何删除铜皮：edit –> delete –> 在find中选择shape –> 点击铜皮就行删除
5、修改已铺铜的网络：shape –> select shape or void –> 点击铜皮，右键assign net
6、如何手工挖空铜皮：shape –> manual void –> 选择形状
7、删除孤岛：shape –> delete islands –> 在option面板点击delete all on layer
8、铺静态铜皮：shape –> rectangular –> 在option面板选择static solid
9、铜皮合并，当两块铜皮重叠了以后要进行合并：shape –> merge shapes 逐个点击各个铜皮，就会合并为一个铜皮。合并铜皮的前提是铜皮必须是相同网络，别去铜皮都是一种类型（都是动态或者都是静态）
内电层分割
1、在多电源系统中经常要用到
2、在分割前为了方便观察各个电源的分布，可以将电源网络高亮显示
3、分割铜皮：add –> line –> 在option面板选择class为anti etch，subclass为power，制定分割线线宽（需要考虑相临区域的电压差），如果电压差较小，用20mil即可，但是如果是+12V与-12V需要间隔宽一些，一般40~50mil即可。空间允许的话，尽量宽一些。然后用线进行区域划分
4、铜皮的分割：edit –> split plane –> create 打开create split palne，选择要分割的层（power）及铜皮的类型 –> 制定每个区域的网络
5、全部去高亮：display –> delight –> 选择区域
6、去除孤岛：shape –> delete island 可以将孤岛暂时高亮显示 –> 点击option去除孤岛
7、尽量不要再相邻层铺不用电源的铜皮，因为这样会带来电源噪声的耦合，在电源层之间要至少相隔一层非介质层
后处理
1、添加测试点
2、重新编号，便于装配。在原理图设计时时按照原理图中的位置进行编号的，但是这样在PCB中编号就是乱的。这就需要在PCB中重新编号，然后再反标注到原理图，步骤：Logic –> Auto Rename Refdes –> rename –> more 可以设置重新编号的选项 选择preserve current prefixes即保持当前的编号前缀。
3、最好是在布线之前，对元件进行重新编号，否则，如果是在布线完成后再重新编号，可能会带来一些DRC错误。有一些DRC与电气特性是无关的，可能是由编号引起的，这时就可以不管这些DRC错误。
4、在原理图中进行反标注：打开原理图工程文件 –> tools –> back annotate –> 选择PCB Editor –> 确定即可
5、布线完成后，进行完整的检查，检查可能存在的各种DRC错误
6、查看报告：tools –> report或者quick reports –> 最常用的是unconnect pin report；还有查看shape的一些报告，检查动态铜皮的状态，如果有的状态不是smooth就需要到setup –> drawing option中进行更新 –> update to smooth
7、shape no net 即没有赋给网络的shape；shape island 检查孤岛；design rules check report
8、在setup –> drawing option中可以看到unrouted nets，unplaced symbol，isolate shapes等。这只是一个大致的统计信息。但是要求所有的选项都是绿色的，即都没有错误。
9、如果确定所有的设计都没有错误了，推荐进行一次数据库的检查，将错误完全排除掉。步骤：tools –> update DRC –> 选中两个选项 –> check 保证数据库是完整的
丝印处理（为出光绘做准备）
1、生成丝印层是，与电气层没有关系了，所以可以把走线以及覆铜都关闭：display –> color visibility 关掉etch，要留着pin和via，因为调整丝印时需要知道他们的位置。
2、在display –> color and visibility –> group选择manufacturing –> 选择autosilk_top和autosilk_bottom 因为丝印信息是在这一层的。不需要选择其它层的silkscreen
3、生成丝印：manufacturing –> silkscreen –> 选择那些层的信息放在丝印层，一般要选上package geometry和reference designator –> 点击silkscreen，软件自动生成这个信息
4、调整丝印，先在color and visibility中关掉ref des assembly_top和assembly_bottom
5、调整字体大小：edit –> change –> 在find面板选中text –> option面板选中line width和text block，不选择text just –> 画框将所有的文字改过来。line width是线宽，text block是字体大小。注意option选项中的subclass不要动，否则修改后，就会把修改结果拷贝到那一层了。
6、调整丝印位置：move –> 选择编号进行修改
7、加入文字性的说明：add –> text –> 在option中选择manufachuring/autosilk_top ，以及字体的大小，然后点击需要添加的位置，输入即可
钻孔文件
1、钻孔文件是电路板制作厂商数控机床上要用到的文件，后缀为.drl
2、设置钻孔文件参数：manufacture –> NC –> NC Parameters –> 设置配置文件（nc_param.txt）存放路径，全部保持默认即可
3、产生钻孔文件：manufacture –> NC –> NC drill –> Drilling:如果全部是通孔选择layer pair；如果有埋孔或者盲孔选择（by layering）—> 点击drill就可产生钻孔文件 –> 点击view log查看信息
4、注意NC drill命令只处理圆型的钻孔，不处理椭圆形和方形的钻孔，需要单独进行处理：manufacture –> NC –> NC route –> route 可能会产生一些工具选择的警告，可以不必理会。完成后会产生一个.rou文件
5、生成钻孔表和钻孔图：display –> color and visibility –> 关闭所有颜色显示，在geometry中单独打开outline，只打开电路板的边框 –> manufacture –> NC –> drill legend 生成钻孔表和钻孔图 –> ok –> 出现一个方框，放上去即可
出光绘文件
1、出光绘文件：manufacture –> artwork，注意以下几个选项：
Film Control：
（1）、undefined line width：一般设置为6mil或者8mil
（2）、plot mode：每一层是正片还是负片
（3）、vector based pad behavior：出RS274X格式文件时，一定要选中这个选项，如果不选这个选项，那么出光绘的时候，负片上的焊盘可能会出问题。
General Parameters：
（1）、Device type：选择Gerber RS274X，可以保证国内绝大多数厂商可以接受
2、在出光绘文件之前可以设定光绘文件的边框（也可以不设置）：setup –> areas –> photoplot outline
3、如果要出顶层丝印信息的光绘文件，需要先把这一层的信息打开：display –> color/visibility –> all invisible 关掉所有。
4、对于顶层丝印层，需要打开以下三个选项：
geometry：[board geometry]: silkscreen_top [package geometry]: silkscreen_top
manufacturing：[manufacturing]: autosilk_top
然后，manufacture –> artwork –> film control –> 在available films中选择TOP，右键add –> 输入这个film的名字（例如silkscreen_top）这样就可以在available films中添加上了这个film，并且里面有刚才选择的三个class/subclass
5、利用相同的方法，在产生底层的丝印
6、添加阻焊层，先在manufacture中添加上soldermask_top层，然后再在display –> color/visibility中选择一个几个class/subclass:
stack-up：[pin]: soldermask_top; [via]: soldermask_top
geometry：[board geometry]: soldermask_top; [package geometry]: soldermask_top
再在soldermask_top右键 –> match display 就会让这个film和选择的class/subclass进行匹配了
同样的办法添加底层阻焊层。
7、添加加焊层，先在manufacture中添加上pastemask_top层，然后再在display –> color/visibility中选择一个几个class/subclass:
stack-up：[pin]: pastemask_top; [via]: pastemask_top
geometry：[board geometry]: 没有; [package geometry]: pastemask_top
再在soldermask_top右键 –> match display 就会让这个film和选择的class/subclass进行匹配了
同样的办法添加底层加焊层。
8、添加钻孔表，先在manufacture中添加上drill_drawing层，然后再在display –> color/visibility中选择一个几个class/subclass:
manufacturing：[manufacturing]: Nclegend-1-4
geometry：[board geometry]: outline
再在drill_drawing右键 –> match display 就会让这个film和选择的class/subclass进行匹配了
9、板子需要的底片：
（1）、四个电气层（对于四层板）
（2）、两个丝印层
（3）、顶层阻焊层和底层阻焊层（solder mask）
（4）、顶层加焊层和底层加焊层（paste mask）
（5）、钻孔图形（NC drill lagent）
10、如何在已经设定好的film中修改class/subclass：点击相应的film –> display就可以显示当前匹配好的class/subclass –> 然后再在display中修改 –> 然后再匹配一遍
11、需要对每个film进行设置film option
12、生成光绘文件：film option中select all –> create artwork
13、光绘文件后缀为.art
14、需要提供给PCB厂商的文件：.art、.drl、.rou(钻非圆孔文件)、参数配置文件art_param.txt、钻孔参数文件nc_param.txt
导入导出系统设计参数
导出：File→Expeort→parameters;全选（基本设置、光绘设置、色彩设置、文本尺寸、命令参数）→Export，选择合适的目录保存为.prm文件；
导入方法1：File→Import→parameters,加载之前保存的.prm文件，点击import；
导入方法2：执行 setup—user preferences 菜单操作，打开 user preferences editor 设置框，
找到 path—library 选择 parampath，在路径里面加载你放置 parameters 文件的文
件夹名字；注意路径一定要正确！
执行 file—import—parameters 菜单命令打开 import parameters file 设置对话框，单击 library，打开对话框直接选择你要导入的.prm 文件，点击import：
建立模板文件
File—new；选择类型，选择路径（这个一定要记住，在设置路径的时候是
需要调用的），命名（这里命名的时候根据自己需要区分标示）
设置好 格点、尺寸、字体、规则、 颜色等参数后保存文件；
设置模块路径：执行“setup—user reference”菜单命令。打开环境变量设置标签页。选择 paths—config，选择 next 找到 wizard_template_path，设置路径。
调用模板文件： File—new，这里的话，和制作封装的时候路径，封装类型，命名都是一样的，只是我们要选择 template 选择一下我们已经设置好的模板，点OK；
快捷键
Tools→Utilities→Aliases/Funckeys可以查看所有快捷键；
F1：显示整个PCB、F4：show element、F9：Cancel、F10：grid显示/隐藏、F11：Zoom In、F12：Zoom Out、+/-：换层、Shift+F4：Show Measure、Shift+F7：取消所有高亮、Ctrl+D：Delete、ix ±100：相对左/右移动100；iy ±100：相对上/下移动100；
自定义快捷键方法：打开https://www.gofarlic.com\Cadence\Cadence_SPB_16.6-2015\share\pcb\text\env文件：
末尾添加：funckey ’ ’ iangle 90 空格键翻转90°；
funckey ~R iangle 45 Ctrl+R翻转45°；
Tab键，在重叠的数个对象之间逐个切换；
设置封装高度：Setup–Areas–Package Height,勾选shape后点击place_bound_top区域，输入高度；
多层板设置：Setup–Cross Section，内层勾选Negative Artwork，内层即为负片；
除了Z-copy,还可以使用Setup–Areas直接绘制相应层：
导入dxf：File–import–DXF，载入DXF文件，点击Edit/View Layers，勾选Select all，在Class、Subclass选项选择一个层，如Board Geometry outline，点击Map—OK:
Text字体参数说明：Line space–字符行间距、photo width–字符丝印线宽、char space–字符字体间间距：
显示设置：Display
布局模块复用：
选择 placement edit 模式、创建模块和复用模块中的元件不要出现 FIX 属性；
首先完成标准电路模块布局，框选后右击place replicate create：
在 FIND 里面设置我们要建立模块所包含的元素后点击确定：
提示选择设置模块的原点坐标，这里点击的是左下角（如果需要精确的就需要
先 show element）：
弹出一个对话框，默认路径在工程目录下，命名模块，并保存，模块生成.mdd文件；
调用模块，把类似的元器件放在一个地方，框选后右键—Place replicate apply—Browse选择创建的.mdd模块名，打开 place replicate unmatched component interface 对话框：
两个模块的元件全部对应（如上图除了 R170 和 R178），那么我们直接单击OK（这里不再提示），有的时候就会存在上面的情况（R170 和 R178），个别元件不能对应，这样的话就需要我们自己手动对应（也可以多框选一些器件）；过程如下：
第一步：取消勾选 Match 下面的选项；
第二步：左侧栏逐个选择未匹配的元件（R170 和 R178）,在右侧选择对应的器件进行匹配；
第三步：匹配好所有的之后，如下图，单击 OK，被复用的电路模块附庸在鼠标上，选择一个坐标位置放置即可 ；
约束管理器
Neck：走线变细。F3快捷线走线，右击Neck Mode线即变细，注意Max Leagth必须设置；
Differential Pair：Primary Gap差分对间距；
Region选项为区域内单独设置的规则；
尺寸标注显示单位：option Text上加入：%v%u(小写）；
Gloss设置
不想为gloss的net增加No_gloss或FIXED属性，选中net，右击Edit property，左边勾选No_Gloss，右边apply即可；
某个区域不想被优化，增加Maunfactuing–No_gloss_all区域层即可；
铺铜设置
实心铜变网格铜：铜皮选中，右键Parameters，Fill style设置xHatch；
禁止铺铜区：Setup–Areas–shape keepout；
十字焊盘十字宽度设置：Shape–Global Dynamic Shape Parameters–use fixed themal width of(如10mil改为12mil)；
十字焊盘内部与铜皮间距设置：约束管理器–Same net Space–NET–pins–GND–SMD_pin to shape参数(如10mil改为20mil)；
Gerber输出
钻孔新增符号：Maunfacture–NC–Drill Customization–Auto generate symbols；
Maunfacture–NC–Drill Customization–Library drill report可以浏览所有pad参数；
PCB外围如果没有photoplot_outline层，或者该层没有把钻孔表包围，则导出会有问题；
导出坐标文件：File–export–placement：
指定输出Gerber路径：Setup–use preference–File_management–output_dir，ads_sdart填写Gerber,则在PCB目录下出光绘文件时自动生成Gerber文件夹：
Shape变Line:Shape–Decompose，框选中shape,右键done；
Line变Shape:Shape–compose，框选中Line,右键done；
Ref Des丢失，直接在改层增加Text，先选中元件，再点一下空地，输入位号；
Board Geomery/Ref_Cross_Top层显示位号与元件连接关系，注意EDA SKILL对齐有影响；
EDA365 skill加载.il插件步骤：
第一步将.il文件放到https://www.gofarlic.com/candence/eda355 skill/plugins目录下；
第二步改文件名：序号.菜单名=调用命令(原文件名不能改)=密码（无密码则为No）=提供者.il；
allegro中先点击Move，切换到orcad，框选中部分器件，返回allegro则被选器件吸附在鼠标上可一起move：
Line倒角
Maunfacture–Drafting–chamfer导直角；
Maunfacture–Drafting–Fillet导圆弧；
焊点统计
打开Tools–quick report–Summary Drawing Report；
注意，总pin数包含了元件封装本身的非金属孔，即Non-Plated；
插件pin数目：电气Plated孔—VIA:Thru孔—PCB中实际非pin脚的电气Plated孔如螺丝孔；
SMD数目：总pin数—（总打孔—VIA:Thru孔）；
xnet跨器件net合并设置使用
需要做等长线时如果线段跨接了电阻或电容将线分成了两段，就需要设置xnet将两段线合并起来做等长；
首先点击Analyze–Model Assigment,直接点OK，是，弹出下图：
点一下跨接连接线的电阻电容，在选项中选中对应的器件位号，也可以对照原理图一个个分别选中操作；点击Create Model、一路OK，对应的元件后面就加上了xnet属性；（如果要取消，Model选项框里下拉选择“No Model”）；
此时进入规则管理器，electrical—Net—Relative Propagation Delay，找到要配置等长的Match Group，右击选择Match Group members,弹出的对话框，坐标选择xnet，即可显示出以及配置好的网络：
将xnet添加到Group里，此时在Match Group名称上右击点Select，发现包含跨接电阻的整个cline都被高亮了，此时做等长绕线的时候就将整条cline包含进去，如果不是xnet，每次绕等长就只能以电阻为界限两边各自绕；
Region特殊规则区域使用
布线的时候原本线距12mil走得好好的，接入连接器或者芯片pin脚的时候间距只能走7mil，满屏的DRC，此时就需要在连接器或芯片周边放一个Region属性的shape，表示此处的space规则比较特殊；
第一步建立Region规则，依然是打开约束管理器，Spacing—Region—ALL layers，右边objects name下右键Creat —Region，取名后OK，并填写相应的规则值：
使用方法：随意选择shape按钮，右上角层类选择Constraint Region，下面根据需求选择TOP\BOTTOM，主要要选上Region名称，然后要需要放置Region特殊规则的位置画框即可，此时框内的Space规则是Region指定的，框外的space规则是Spacing内的object指定
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