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画PCB时，一根信号线要连接多个芯片，结果波形反射得一塌糊涂？别急着改阻抗，先看看你的走线拓扑结构对不对。2026年的高速电路设计，拓扑选错了，匹配电阻焊再多也救不回来。下面我把5种常用拓扑拆开讲，附实际案例和阻抗匹配小技巧。
点到点就是一根线连一个驱动和一个接收。如图2(a)那种。
优缺点
实操匹配 在驱动端串一个电阻（比如22Ω~33Ω），或者在接收端并一个电阻到地（阻值等于特征阻抗，通常50Ω）。多数情况只用一个就够了。但有些高速接口（如DDR地址线）会要求两端都匹配。
一个真实数据 用100MHz时钟测试，不加匹配时，接收端过冲达到1.8V（信号3.3V，过冲53%）。驱动端串33Ω电阻后，过冲降到3.6V，振铃基本消失。
菊花链像糖葫芦，驱动端出发，依次经过接收端1、2、3……如图2(b)。
什么时候用？ 走线总长度延迟小于信号上升时间。例如上升沿1ns，走线延迟0.5ns（约10cm FR4），可以用。PCIe、SPI总线常用这种。
实际案例 一个FPGA驱动3个ADC，采样率50MHz。用菊花链布线，主控到ADC1长5cm，ADC1到ADC2长3cm，ADC2到ADC3长3cm。实测ADC3的时钟比ADC1晚了约0.6ns（3cm线延迟约0.15ns，加接收器延迟）。如果采样窗口只有2ns，这个偏移可以接受。但如果要求严格同步，菊花链就不合适了。
匹配技巧 只在末端（最后一个接收器旁边）放一个下拉电阻，阻值等于特征阻抗（50Ω）。别在中间加，否则会破坏链式结构。
驱动端到每个接收端的走线长度尽量相等，像星星发光。如图2(c)。
典型应用 DDR时钟信号、多片ADC的同步采样时钟。要求所有接收端同时收到信号。
实操经验
一个翻车案例 我做过一块四通道同步采集板，ADC时钟用了星形拓扑，但长度差了15mm，结果通道间相位差达到0.5ns（约9°）。改板把走线等长控制在2mm内，相位差降到0.1ns以内。
布板小技巧 手工绕等长很痛苦。在Altium里设置等长规则，用“From-To”网络类，自动布线后再手动调整。或者用蛇形线补偿长度差。
分支靠近接收端，主传输线先走到设备附近，再分成短支线连到各个接收器。如图2(d)。
适用场景 接收器物理上挤在一起，比如DDR内存颗粒（U1、U2并排）。主控放在远处，走线过来，在颗粒附近分叉。
关键约束 分支长度必须小于信号上升时间对应的电气长度。例如上升沿500ps，FR4中信号速度约15cm/ns，则分支长度应< 7.5cm。实际建议< 2cm，越短越好。
实测对比 分支长度从2cm改到0.5cm后，接收端波形上的回勾（由分支反射引起）幅度从0.3V降到0.05V。
主干传输线上等间距挂载多个负载，每段分支很短。常用于DDR数据线上的VTT端接网络。
特征阻抗变化 分支和主干组合后，等效特征阻抗会下降。比如主干阻抗50Ω，每5cm一个负载，等效阻抗可能降到40Ω。匹配电阻要按新阻抗算，否则反射严重。
计算公式（近似） Z_eff = Z0 / sqrt(1 + C_load / C_line_per_unit_length) C_load是每个负载的输入电容（比如4pF），C_line是单位长度线电容（比如100pF/m）。分支间距10cm，C_load=4pF，则等效电容增加约40pF/m，Z0从50Ω降到约42Ω。
实操建议 用SI工具仿真（如HyperLynx），不要手算。我自己用ADS跑过，周期性负载的反射在特定频率会叠加，出现谐振峰值。如果不确定，先做后仿真再投板。
最后总结一下 PCB走线拓扑结构有5种：点到点、菊花链、星形、远端分支、周期性负载。点对点最简单，菊花链省空间有时序差，星形同步好但布线难。2026年做高速电路设计，选拓扑前先算时序余量，再用仿真验证。记住：没有万能拓扑，只有适合你板子尺寸和信号速率的那个。下次遇到反射问题，先画个拓扑图看看——很多时候，换一种结构比调匹配电阻管用十倍。
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