Altium Designer蛇形等长线设置技巧（下）

Altium Designer使用技巧之蛇形等长线（下）

上期我们讲了如何对单端线做蛇形等长，这期我们先基于信号完整性 角度，介绍一下单端蛇形等长线的走线技巧。

大家都知道，低速电路中，无需考虑信号从发送端到接收端的延时。但是在高速电路中，我们需要从微观角度、以动态的思维，把高速电路互联结构当作传输线对待，考虑信号从发射端到接收端的延时。高速PCB板的蛇形等线长就是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据)。

但是，如果蛇形等长线走的不规范，即使一组线做到了等长，还是在时序上有延时，可能导致采样结果出错。如图1，信号传输到A点的瞬间，由于A、B两条垂直线之前存在耦合（电场和磁场），会在B点引起串扰噪声 ，哈哈，有点像是双胞胎，只是“营养不良”导致B 噪声会矮一些。这样噪声叠加在信号上，必然会一定程度上影响信号的幅度，也会间接影响传输的时序。比如说，如果B点噪声和信号同相位，就会导致信号提前到达采样阈值，影响采用时序。

图1

那么我们可以从哪些方面入手，减少这方面的影响呢？实际上这用影响的本质就在于信号的串扰，在相邻走线上，出现了磁场和电场的耦合。所以根据串扰的特性，相邻走线间距越大，串扰越小。耦合长度越小，串扰越小。如图2。当长度H一定时，增加蛇形走线的gap，会降低蛇形线内部的串扰。这就是为什么很多芯片参考手册都明确要求要3W走线（3倍线宽）。当gap一定时，减小高度H也会减小串扰。所以实际当中，如果条件允许，尽量增加gap和减小H，以降低串扰的影响。

图2

其实，最理想的蛇形走线当属图3，由于图3中蛇形走线的方式没有平行的部分，耦合作用会进一步降低，当然这种走线方式比较占用布线空间。所以蛇形走线的关键在于减少走线串扰，抓住以上几点规则，处理起来自然得心应手。

图3

接下来小编就接着介绍一下Altium Designer如何绕差分等长线 ，比如高速USB，百兆千兆以太网，HDMI的TMDS信号线，DDR的差分时钟等等，都会涉及到绕差分等长线。如图4，在差分线已经走完的情况下，选择Route下的Interactive Diff Pair Length Tuning ，（老版本的在Tools菜单下，比如Altium Designer09），然后选中需要绕等长的差分线，便可走出差分蛇形等长线。在走线的过程中也可以“Tab”键进入设置界面，设置相应的参数，按“~”键查看该走线模式下的快捷方式，不了解的话可以查看上一章《Altium Designer使用技巧之蛇形等长线（上）》，在此不再重复。

图4

图5

Altium Designer绕蛇形等长线基本就是这样了，不熟练的小伙伴可以多加练习，如有疑问，欢迎留言，和小编讨论。另外，有小伙伴说Altium Designer不知道怎么走差分线，这可能是很多初学者都存在的问题。所以接下来小编会谈一下Altium Designer在原理图和PCB中如何设置差分对，Altium Designer如何创建并运用class。最近小编改用了Altium Designer 18，变化很大，小编花了一点时间去琢磨了，真是越来越喜欢Altium Designer了，欢迎有兴趣的小伙伴关注“软硬联盟”，跟小编一起探讨，一起学习！