笔者电子信息专业硕士毕业，获得过多次电子设计大赛、大学生智能车、数学建模国奖，现就职于南京某半导体芯片公司，从事硬件研发， 电路设计 研究。对于学电子的小伙伴，深知入门的不易，特开次博客交流分享经验，共同互勉！全套资料领取扫描文末二维码！

许可证分摊，别让沉默成本把企业拖垮 我刚抽完三根烟，突然接到研发部老王的电话。他说这次导入新项目又抢不到软件许可，反倒财务部查账提醒一句到全年软件采购费用比预算多了23%。这话让我想起去年在某个电子厂蹲点时看到的场景——工程师们看着屏幕上的软件许可利用率不足40%，像抢黄金一样争抢那几个显示“已使用”的席位。 沉默成本里的隐形黑洞 在咱们

软件许可黑洞弄啥破？我说踩过坑，也尝到甜头 你是不单是也遭遇到过这种情况？项目上线前一晚，系统提示“许可证不足”，结果你一查，提醒一句到早先买的软件许可明明还剩老多。可糟糕的是，这堆许可证早就躺在服务器里没人用，还会被别人“占着”用不掉。别急，咱这三年就干过这事，也踩过不少雷，今天啊就讲讲如何避免拿这些个坑把钱省下来、效率提上去。 这帮“

为何你家的软件许可始终“不够用又用不完”？ 我上个月在给一家汽车零部件公司做系统优化时，发现那堆人用了一个很老的许可证管理工具，连基本的使用情况全看不清。IT总说“这个软件有授权，就是用不了”，可是仔细一想，工程师又愁眉苦脸地说“每次画图全得等一小时”到压轴的到底是哪个的问题？其实全绝非——是管理方式落后。我亲身经历过无数次这号鸡肋般的许

一个资深工程师的许可管理血泪史：怎地把3DEXPERIENCE的license用得更聪明 你听我说是并非也总归碰到这档子事问题：软件许可种类太多，策略太乱，成本高得离谱，还总有人拿错了许可证，要么一不小心就闲置了几个月？断断续续浪费的钱，末了凑起来比年初的立项还多。这半年我天天琢磨这位事，结果提醒一句到其实核心问题就是，你咋样管理拿这堆许

管理层，别再让许可证成本吞噬你的利润了 你一定在想，企业买多软件许可证，成本还在涨，到底值不值得？我告诉你，有些企业已经用智能许可证管理平台，一年省了800万，还能把合规风险降为零。 企业软件许可管理的核心问题在哪？ 我之前带过一个客户，是家大型装备制造企业，他们家有500个软件许可证，年均成本超过2000万。结果，他们的真实使用率不到6

想知道怎么降本增效？许可证管理自动化集成才是王道 公司内部在做软件账单复盘，发现一个很扎心的事实：我们每年花在软件上的钱，有一半是浪费的。这让我意识到，许可证管理自动化集成真的不能再拖了。 为什么许可证管理这么难搞？ 我带过好几家做CAE仿真、产品设计的公司，几乎全都用3DEXPERIENCE平台。软件整体好用，问题出在许可证管理上。特别

废话少说，就像之前“学好数理化，走遍天下都不怕”一样，在如今快速发展的电子时代，掌握一门电子设计EDA软件工具，在职场上真的走遍天下都不怕。哪哪都有可能跟电沾边，跟控制，信号等等沾边，然后就会需要用到电路板。然后，手中没有一款顺手好用的画电

1.问题描述 在百度一圈后，终于找到一个和我同样问题的文章，链接如下。 https://blog.csdn.net/weixin_42005993/article/details/117171963 在这篇文章中，他说是要NC Drill，

在电子工程中，PCB的设计和制造最为关键，而PCB上有多种层，有信号层、电源层、接地层和机械层，今天我们来聊聊Assembly层。来聊聊Silkscreen元器件编号问题，希望本文对小伙伴们有所帮助。 首先在回答这个问题前，我们先来了解下Assembly层和Silkscreen： Assembly层是PCB制造中用于组装电子元件的层面，在

1.基准线应该选最长的，最短的还是适中的？ 这个不是任意选择的，需要看设计需求，一般是选择时钟作为一组线的基准 2.设置等长线的Min/Max Propagation Delay时，是不是先连好线，根据未绕等长线的长度进行最大最小值选取，还是不用先连线就有办法设置最大最小值？ 无需连线就可以设置，见下图 免责声明：本文系网络转载或改编，未找到原创作者，版权归原作者所有。如涉及版权...

Reopen命令 重新打开设计文件（上一次保存的，上次保存之后的改动均不会被保存）。多数人不知道这个方便的命令是做什么的。 在命令窗口中输入reopen以重新打开相同的文件 当你想放弃从上次打开到现在你对设计进行的操作并重新打开时使用，比如你在一个设计版本上做各种尝试，直到你满意为止时，在你做的各种尝试时它会很有效率，常规情况下你需要关闭设计并重新打开来进行各种尝试...

简言之，使用Static Phase设置简单操作粗暴，结果直接；使用Relative Propagation Delay设置操作繁琐，结果全面。个人喜好不同，不必同时使用两者。 以下图中的差分对为例，分别使用Static Phase和Relative Propagation Delay对差分线长度进行对比测试...

Cadence SPB是一款高级的EDA设计软件，小编为大家带来的Cadence Allegro 17.2的破解版本，让你使用起来更加的顺利，本软件涵盖了几乎所有的电子设计流程，功能强大，简单方便，需要的朋友可以下载

图1 正片和负片的区别（左正片，右负片） 当你使用Allegro画了1个PCB，有的层设置成了正片，有的层设置成了负片，Gerber交给PCB板厂后，因为有正片有负片，所以板厂会使用两个不同的制作工艺。

这里总结了直接在PCB上面添加测试点的方法，步骤如下： 第一步，绘制测试点焊盘，allegro测试点焊盘必须是插件焊盘。

接上篇继续。 既然做了过孔，就要用。而且打算用过孔代替埋孔，盲孔，要看到效果。本篇就来实验一下： 首先，PCB分层（见Cadence软件使用记录5） 啰嗦几句：分层之后，分别是TOP - GND - PWR - BOT ，中间两层是平面，采

Cadence (CDNS.O)成立于1988年，其总部位于美国加州圣何塞（San Jose），是一个专门从事电子设计自动化（ EDA ）的软件公司，由SDA Systems和ECAD两家公司于1988年兼并而成。2020年实现营收26.8

这里讲一下必然要用到的过孔，过孔分为以下几种： 电源过孔，一般内外径开的都很大 一般信号过孔，内径不小于线宽 差分信号过孔，或者其他特殊信号过孔，一般也是不小于线宽，但内径一般比其他信号过孔小 当然，我们也用要到盲孔、埋孔、通孔。但前两者造

文章目录 前言 一、确定引脚坐标位置 二、新建封装 2.1设置封装的大小 2.2 设置焊盘路径 三、绘制PCB封装 3.1参数设置 3.2放置边框矩形 3.3放置装配层 放置丝印层和1脚指示原点 总结 前言 前面我们讲了 Candence学

请问各位，你们有没有遇到过，铺铜的时候，铜不上去。add shape之后，只显示这个shpae的边框，但是铜就是没铺上。 (经常是出现最后一步，进行大面积铜GND的时候出现的。所以，不存在铜的铜太小的问题。其它的铜皮显示正常，所以不存在no

许可抢不到，还到处闲置？别再当冤种了！ 你有还未经历过项目卡在“等许可”的环节？那种焦躁感，我懂。咱们试用了新方案，把闲置许可利用率三成拉到八成，直接省了几十万冤枉钱。 为啥许可从来不够用？你的管理有问题 全套项目组都在等一个许可，结果去查系统，发现根本用不到的工具，明摆着占着茅坑不拉屎。说实话，大部分问题并非软件不够，加之是不会管。哎我

软件许可证管理，别再靠人盯人了 你是并非也时常头疼许可证咋整算都算不清？说白了，就是贵、乱、难。咱企业隔段时间花在软件许可证的钱，少说几个亿，这钱花得冤不冤？现在我跳出来，跟你掏心窝子说：2026年，有新的武器帮你干活了。 痛点：贵、乱、难，缺个靠谱把舵人 刚接手一个客户的时候，我就被吓到了。软件种类多、许可模式混、许可证池管理混乱。别跟

写在前面：许可证池化绝非啥高深技术，能帮你省下几百万 你是绝非也总归看到许可证被“悄咪咪”地占用了，但说实话又找不到是哪位？每年年底看到软件license费用账单时，是绝非也觉得太贵了？别急，我在帮一家制造企业做License池化改造，结果他们每年省下了680万，这的干货就是给他们省下的。 汽车电子行业许可证管理的痛点实在太多 作为一线工

分三步， 第一，你知道怎么测量距离； 下面会展示，测量两个pin之间的距离（pin的边到边的值，看air gap的值就是0.2515mm） 第二，你想知道测量出来是多少mm和mil，不是或，是和；一般我们想知道两个焊盘的边缘到边缘，或者两个通孔的焊盘的边缘到边缘，可以方便我们过线，或者说过多粗的线； 第三，直接演示。 setup-user

1.File-->Input-->DXF 2.选择所要导入的DXF文件，单位选择mm，勾选右边的两项 选择Edit/View layers，弹出下面的界面。 3.首先勾选Select all，然后在Class选择Board Geometry，Subclass则选择新建，命名为dxf_xxxx(日期)， 最后点击 map 一下，完成之后返回原界面，点击Import即可...

一、设置线宽规则 点击这个快捷键 选择physical，点击all layer 默认的更改为8mil 然后我们单击右键创建一个power,点击create physical cset，命名为power 然后设置最小线宽为20 ，neck 最小设置为15，最大设置为200，这样有我们可以留有余量，在需要较小的线宽为。 二、设置过孔 我们选择一个VIA10_18的就行 设置好之后我们选择net ...

挖空铜皮（shape） 我们在有的时候需要考虑分布电容的对信号完整性的影响，所以需要在整个铜皮的中间挖掉一块铜皮。 这三个分别对应挖不规则铜皮、矩形铜皮、圆形铜皮 例如：在下图的元件下面的GND挖掉，先选中挖矩形shape 然后再用鼠标框选中需要挖空的区域 最后右键done就能将铜皮挖空。 当然既然添加了就需要对这个挖空的地方进行操作，例如删除、移动、复制这个挖空的区域...

英文的软件 Allegro PCB

有时时会ALLEGRO遇到画异形铜皮。而且是挖空的那种。

我们常用的两个组件为Orcad和Allegro，一个是原理图设计，一个是PCB设计。 在我们日常使用时，经常会改动图纸，如果工程文件复杂庞大，容易忘记改动内容。下面介绍怎么对比两个设计文件的区别。

前言   本次系列主要为记录cadence allergo绘制电路的流程与操作，目的为快速上手allergo软件的电路制作，因此会刻意淡化电路方面的介绍。   cadence allergo绘制原理图

文章目录 一、数据手册分析 二、新建封装文件 Step1. 新建Package Symbol Step2. 设置设计参数 Step3. 设置焊盘路径 三、放置焊盘 四、绘制Place Bound Top 五、绘制装配层 六、绘制丝印 1.

前面了解的如何 开发 和管理原理图库。现在 原理图库 已经好了，现在库好了，相当于原材料好了，可以开始进行原理图设计了。 4.1创建原理图 选择File->New->Project，建立新的项目。 输入项目名称和项目路径。 这时， 系统 自

先对前述文章做个补充： 有的接插件是有机械孔的，这个mechanical hole有讲究，字不重要看图： 需要指明每一层的连接几何尺寸，17.2最高支持32层VIA，所以要问，我就画四层板，中间不应该是两层么，你整这么多层？没问题！用不上的

好久没给大家发福利了，今天给大家发一个板子，可以拿来鉴赏和练习，看看高手是怎么设计的，包含细节处理是怎么处理的： 【案例简介】： 使用全志H3做为主控，带两片DDR3内存颗粒，存储器为EMMC+NAND，带HDMI高清接口，百兆网口，USB，WIFI射频天线等， 【截图欣赏】： 再来一波实物 有需要源文件的可以直接扫码下方二维码即可获取

本模块中，我们将会用OptimizePI分析不同的电容滤波方案对几个IC器件的电源阻抗的影响，从OptimizePI推荐的方案中选择合适的方案优化PDN设计。 15. 在Workflow中选择“Discretes(Optional)”，这一步用于检查和设置如电感、磁珠、电阻等其它器件的模型。本案例中不需要设置 16. 在Workflow中选择“Frequency/Time Range”...

我们常用的两个组件为Orcad和Allegro，一个是原理图设计，一个是PCB设计。在我们日常使用时，经常会改动图纸，如果工程文件复杂庞大，容易忘记改动内容。下面介绍怎么对比两个设计文件的区别。

Allegro在导入网表文件时或者运行软件的时候出现如下截图报错，很多网友找不到解决方法，其实是可以根据下面俩种方法去解决这个问题的。

本文将探讨它们的形成原因、计算方法以及如何采用Allegro中的IBIS仿真方法解决这些问题。1信号完整性定义信号完整性(Signal Integrity,简称SI)指的是信号线上的信号质量。

一、绘制完成后检查。 1. 检查状态是否有未完成的 net ，DRC等，颜色变为绿色即可。 2. 通过report检查Dangling-lines,Dangling-Vias. 将 报告 中的Dangling-lines,Dangling-

前言 经历了导入网表，和放置器件后，我们就要画板子了，但是必要的 设计 参数也要先准备好，磨刀不误砍柴工。 《一》显示参数 这里主要设置 DRC 报错标志大小和飞线显示类型 (1)DRC标志可以适当根据板子调整 笔者这里是设置25 在封装重

👉个人主页： highman110 👉作者简介：一名硬件工程师，持续学习，不断记录，保持思考，输出干货内容 目录 1原理图PCB交互操作 2飞线处理方式 3器件移动、旋转、镜像、对齐 3.1移动 3.2旋转 3.3镜像 3.4对齐 1原

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在PCB常规设计下，整板铜皮与焊盘的连接方式已经在Sbapa菜单栏下的Global Dynamic Shape Parameters选项下的Thermal relief connect选项栏中已经设置好了，如下图: 从上图的设置中，我们看到铜皮与通孔焊盘的连接方式为十字连接，铜皮与表贴焊盘、过孔的连接方式为全连接。 那么我们如何给某个表贴焊盘添加十字花连接属性呢？或者给某个通孔焊盘添加全连接属性。

方法步骤如下： 1、打开logic菜单栏下的Auto rename refdes选项下Rename命令，如下图所示： 2、软件弹出Rename Refdes对话框如下图所示： 3、然后点击“More…”弹出Rename RefDes Set up对话框，单面有器件的板子设置如下图所示： 4、点击Close，回到Rename Refdes对话框界面，点击Rename运行...

在使用cadence系列工具orcad绘制原理图的时候，有几个符号的功能非常相近，作用类似，但是又不完全相同，细微的差别可能就会导致你在绘制复杂原理图的时候选择错误，最后做DRC检测的时候报错。 如上图所示，有三个功能，都是放置网络符号的作用： 1、net alias： 网络别名，顾名思义，就是给连接的网络起一个容易记忆，有含义的名字。 2. place port：放置一个端口，人如其名...

PCB设计中有一些信号组需要进行等长处理，以保证组内信号时序要求。 第一步，点击Setup-Constraints-Constraint Manager选项，调出规则管理器，如图6-269所示； 图6-269 调出规则管理器 第二步，在弹出的界面上，打开Electrical-Net-Routing-Relative Propagation Delay...

给铜皮（shape）添加网络 例如下图，想要给这个新添加的shape添加到GND的网络，可以先选中这个shape，让其进入shape编辑模式，然后再右键点击，最后再PCB上点击GND网络 选中铜皮后在铜皮上右键，然后再点击Assign Net，探后在用鼠标点击你想添加的网络（比如下图中GND的焊盘，或者GND的铜皮都行） 合并相同的shape 有的时候有两个相同网络的铜皮重叠放在一起...

👉个人主页： highman110 👉作者简介：一名硬件工程师，持续学习，不断记录，保持思考，输出干货内容 目录 1.1 PCB状态查看 1.2 添加背钻 1.3 隐藏铜皮检查走线 1.5 位号丝印调整 1.6 使用cut功能删除不需要